Z80 CPUに割り込みコントローラー8259をつなぐ

前回、80系割り込みコントローラー8259をSBC8080バスにつなぐボードを作りましたが、SBC8085とは正しく接続できるものの前々回のKZ80-CPUB(Z80 CPU)のINTA信号発生回路では割り込みコントローラー8259は正しく動作しませんでした。

8085CPUとZ80 CPUの割り込み動作の違い

Z80の解説本などの割り込みの章では「割り込み要求を受け付けた後、RST命令やCall命令をデータバスから読み込みます」という記載があるので、Z80と8080/8085の動作は同じだと思いこんでいました。
ところが、以下のz80.infoさんの資料(ザイログの資料っぽい)の3-132ページあたりを読むと…

http://www.z80.info/zip/ZilogProductSpecsDatabook129-143.pdf

要約すると以下のようなことのようです。

  • Z80とインテル8080の割り込みモード0(ゼロ)の動きはフルコンパチではない。
  • 8259割り込みコントローラーはINTA信号を3つ期待しているが、Z80は1回しか出さない。→これだとCall命令はCPUに渡るがCall先番地の2バイトの情報が渡らない
  • 同じような動作をさせるとしたら、8080 CPUの動き(割り込みアクノリッジサイクル)をシミュレートしてあげる追加回路が必要。

割り込みモード0(ゼロ)は8080/8085 CPUとフルコンパチと思い込んでいたのでちょっとショックでした。^^)

INTA信号追加回路

上記のz80.infoさんの情報にロジックICを組み合わせて作ったINTA信号追加の参考回路が出ていました。前々回のKZ80-CPUBへ追加した回路に更にICを3つ追加するとできそうです。ひとまずKiCADで回路図を引いてみました。

もともとINTA信号をつくるのにORゲート(74HC32)を追加済みでしたので、ANDゲート(74HC08)、Dフリップフロップ(74HC74)、DUAL 1-OF-4 DECODER(74HC155)があれば良い感じです。ちなみに元資料では74HC155(74LS155)の配線が間違ってる気がします…..

回路の説明もz80.infoさんの資料に出てましたが、わたしの言葉で意訳すると(間違ってるかも)こんな感じです。

  • 割り込みアクノリッジサイクルにはいると、ORゲートでデコードされたINTA信号が8259へ届くと同時に、74HC74フリップフロップをセットします。(つまり、出力端子QがHレベル、QがLレベルの出力になります)
  • つづくメモリー読み出しサイクルの際にこの回路で8259へのINTA信号が2つ出力されます。またメモリーへのRD信号はマスクされます。(これはHC155で止める形です)
  • つづいてメモリー書き込みサイクルにはいりWR信号によって74HC74フリップフロップがリセット(出力端子QがLレベル、QがHレベルの出力になります)されて割り込みアクノリッジサイクルが終了します。(Call命令なのでスタックプッシュが続けて発動することに依存している模様です)

Z80は割り込み要求を受け付けたあとINTA信号(割り込みアクノリッジ)を1つだけ出すので、前々回のような1バイトのCall命令であるRST命令であれば問題ありませんが、Call命令の場合はCall先アドレスをメモリーから取得しにいく挙動になってしまうようです。本来は8259割り込みコントローラーからCall先を取得したいのでINTA信号(割り込みアクノリッジ)を2つ出すように工夫した回路になっているということのようです。(メモリー読み出し信号をINTA信号(割り込みアクノリッジ)へ変換している)

試作してみた

前々回のKZ80-CPUBの裏側に74HC32 SOP(表面実装)タイプICを瞬間接着剤wではりつけたものに、追加で3つのICを貼り付けて回路図通り配線してみました。

実は、はんだ付け不良に気づかず一発ではうごかなかったのですが….
最終的にははんだ付け不良箇所をしっかりつけなおして安定稼働させることができました!!

KZ80-CPUB REV2を3月に発注したあとにこの事象に気づいたため、githubにあがっている リリース2.0 の回路図、プリントパターンは8259割り込みコントローラーでは動かず、ロジック回路版の割り込みコントロール回路(RST命令出力)にしか対応していないのでした。近日REV2.1を作成する際にはこの回路を取り込もうと思います。

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SBC80系 シリアル入力の2系統対応(2)〜8259編

前回の記事ではロジックICによるハードウェア割り込みコントローラーを構成しましたが、インテル80系にはプログラマブル割り込みコントローラー 8259がありますので、こんどはそちらでシリアル2系統化してみたいと思います。

回路について

ユニバーサルボードで試作した回路図は以下のような感じです。ほぼSBC8080バスに割り込みコントローラー8259とプログラマブルタイマー8254をぶら下げたかたちになっています。

  • 8259の割り込み入力のIR7とIR6へはシリアルA/Bを接続します。前回つくったロジックICの割り込み制御回路と互換性を維持するためです。(ROMをなるべくいじりたくなくて….) また、8254タイマーICの出力はIR5〜3へ接続しました。
  • 8259にはアドレスバスA0が接続されています。コマンドによってI/Oアドレス40hと41hを使い分けます。
  • アドレスデコーダーはいつもの74HC138で、今回はイネーブル端子(E1、E2、E3)にA7〜A6を入れてI/Oアドレス40h台に小さめに割り付けてみました。
  • 74HC74 Dフリップフロップは7.3728MHzを4分周するのにつかっています。プログラマブルタイマー8254のクロックにはそのくらいの周波数の方がいいかなと。
  • 8254のG端子(GATE)は全部10kΩでプルアップしちゃいました。これはPC-9801とかPC/ATとかでこんな感じの回路になっていたのを真似しました。(細かいコントロールはいらないかなと….)
  • ちなみに、今回実験したのはシリアルLSI 8251×2+割り込みコントローラー8259で2シリアルで動くかというところなので、8254を動かした記録は別記事でまとめる予定です。

割り込みコントローラー8259の動き

割り込みコントローラー8259は、割り込み入力ピンIR0〜IR7に割り込み要求(Hレベル)が来ると、CPUの割り込み要求(INT)をHレベルにします。

CPUは割り込みを受け付けるとINTA出力をLレベルにして応答してきます。8259はそれを受けると割り込み入力ピン(IR0〜IR7)に応じたCall命令(CDh)+Call先アドレス下位1バイト+Call先アドレス上位1バイトの3を順にデータバスに応答します。

CPUはデータバスよりCall命令とアドレスをフェッチして該当のアドレスをCallします。前回は1バイトのRST命令をロジックICでデータバスに載せましたが、8259はCall命令を乗せることができるので64kバイトのどこのアドレスでもジャンプできます。

ただし、「どこでも」と言いつつ後述するように起点となる割り込みベクタアドレスの上位ビットをプログラムでセットするので、ジャンプできる場所は割り込み入力に対して4バイト単位、8バイト単位の範囲に限定されます。自由自在にCallアドレスを決定できるわけではありません。アドレス上位ビットをすべて0(ゼロ)にして8バイト単位に割り込みベクタを設定した場合は以下のようなイメージとなります。

割り込みコントローラー8259の初期化

割り込みコントローラー8259はデータシートを見ていただけるとわかりますが、インテル社の他のペリフェラル同様 初期設定コマンドが必要です。
前回ロジックICで作った割り込みコントローラー同様、0番地からの8バイト単位のアドレスへCallするように仕込んでみたいと思います。

以下は初期設定コマンドICW1とICW2のパラメーターです

ICW1 (Initialization Command Word 1)

ビット位置説明今回の設定値
D0ICW4の有無0 : ICW4なし
(8086モード設定などに使う)
D1シングル/カスケード接続1 : シングル
D2Call アドレス間隔0 : 8バイト
D3トリガーモード0 : エッジトリガーモード
D5〜D6割り込みベクタアドレス
A7〜Z5
000 : 0番地からの8バイトおきの
アドレスへCallするため

ICW2 (Initialization Command Word 2)

ICW2は割り込みベクタアドレスの上位8ビット分ですので、今回は0番地からのアドレスに割り付けるので00hとします

8259初期化のASMコード例

上記の構成で8259へ初期化をする際は以下のようなZ80アセンブラコードとなります。前回2シリアル対応したGrant’s機械語モニターやCP/M BIOSの初期化部分に追加する必要があります。

; 8259 INIT
	LD A,00010010b
	OUT (PICRC),A
	XOR A
	OUT (PICRD),A

割り込みルーチンの考慮点(EOIコマンド発行)

8259割り込みコントローラーは割り込み要求を発行したのち、EOI(End of Interrupt)コマンド待ちとなります。よってシリアル割り込みルーチンなどの最後に8259割り込みコントローラーへ 20h(EOIコマンド)を出力して割り込み処理終了を知らせてあげる必要があります。

シリアルAの割り込み処理の最後にEOI命令を追加したソース例が以下になります。この割り込み処理ルーチン自体はSBC8080データパックのソースからいただいたものです。

SERINT_A:	PUSH	AF
	PUSH	HL
	IN	A,(UARTRC_A)
	AND	00000010B
	JP	Z,RTS0_A
	IN	A,(UARTRD_A)
	PUSH	AF
	LD	A,(SERCNT_A)
	CPI BUFSIZ
	JP	NZ,NOTFUL_A
	POP	AF
	JMP RTS0_A
NOTFUL_A:	LD	HL,(SERINP_A)
	INC	HL
	LD	A,L
	CPI SERINP_A & 0FFH
	JP	NZ,NOTWRP_A
	LD	HL,SERBUF_A
NOTWRP_A:	LD	(SERINP_A),HL
	POP	AF
	LD	(HL),A
	LD	A,(SERCNT_A)
	INC	A
	LD	(SERCNT_A),A
	CPI BUFFUL
	JP	C,RTS0_A
	LD	A,RTSHIG
	OUT	(UARTRC_A),A
RTS0_A:	
;
	LD A,00100000b
	OUT (PICRC),A
;
	POP	HL
	POP	AF
	EI
	RET

試作してみた

ユニバーサル基板でこの回路を試作してみました。SBC8080バスとほぼ直結ですので、地道に配線するのみです。特に注意点はありません。

そういえば回路図を手を抜いてバイパスコンデンサを省略していました。各LSI/ICごとにいつもの0.1μFのセラミックコンデンサをVcc端子近傍に装着するのが吉です。

上記写真のうち右側は今回の8259搭載ユニバーサル基板をSBC8085と組み合わせて稼働させてみたものとなります。(さんざんZ80のコード例を掲載しておきながらCPUは80系の8085ですが…..理由は後述します。)

写真に見える赤と青のケーブルはそれぞれシリアルA、Bの割り込み用結線となります。(実際は8251シリアルLSIのRxRDY信号(データ1バイト受信したよ信号)です。)

上記のようにTeraTERMを2枚開いて、それぞれでCP/Mの起動まで確認できました。前回のロジックICの場合も一緒ですが、Grant’s機械語モニター起動時にシリアルAかBをスペースバー押下して選択し、それ以降は選択したほうのシリアルで作業を実施します。同時に2シリアルが使えるわけではありません。

ハマったポイントについて

KiCADの回路図シンボルに注意!

いつものようにここまで順調に来たかのように書いてますが、試作したときにKiCADの回路図記号を鵜呑みにしてハマりました。

一緒にユニバーサル基板に搭載した8254タイマーICはIN/OUT命令に反応してきたのですが、8259割り込みコントローラーはIN命令にいつもFFhを返してくるので 当初はLSIが壊れているのかと疑っていました。

原因を調査すべく8259のデータシートを呆然と見ていて、違和感がありまして…..RDWRのピン番号逆ぢゃん!!! KiCAD標準でついてくる8259割り込みコントローラーの回路記号のRDとWRが逆になってました。

KiCAD4時代から治っていないらしいです。みなさん注意です。プリント基板作る前に気づいてラッキーでした。

Z80の簡易? INTA発生回路では8259はダメらしい

前回のロジック回路の割り込みコントローラーを作成したときもSBC8085と同様のINTA信号(割り込み受け付けたよ信号)を発生させる回路(ORゲート1つ追加)をKZ80-CPUBに取り付けました。Z80 CPUはペリフェラルLSIからの割り込み要求(INT)を受けるとM1信号とIOREQ信号を同時にLレベルにしてきます。それをOR回路であわせて出力するかたちとなっています。

8259割り込みコントローラーもそのINTA信号発生回路で行けると思い込んでいたのですが、どうも8085 CPUとZ80 CPUではINTA信号の発生挙動に違いがあるようです。いろいろなZ80の書物で「ペリフェラルは割り込み(INT)要求の後、データバスにRST命令かCall命令を載せ….」と書いているので完璧に信じ込んでました。

Z80 CPUが割り込み受付時にM1IOREQの信号線をLレベルにするのは1発だけらしいのです。これだとCall命令はフェッチできてもCall先アドレスはRAMからフェッチしてしまって思った通りの挙動になりません。(X_X)>

この対応はまたちょっと一工夫必要ですので。次回 説明できたらと思います……

SBC80系 シリアル入力の2系統対応(1)

SBC8085やわたしのKZ80-CPUBでシリアルを2系統にしてみようと思い立った記録です。その(1)は割り込みコントロール部分をロジックICで組んでみたパターンです。

発端

発端は、tomi9さんのAKI80PlusCFボードを頂いて作成したことから始まります。AKI80PlusCFボードは秋月電子で販売されているZ80互換CPUボードでZ80 CPU+CTC+SIOなどなどを搭載している豪奢な構成のボードです

このボード Z80 SIO/2相当が入っているため、なんとシリアルA/Bを装備なのです。Grant氏がCP/Mを動かした構成もSIOなので2シリアル。Grant氏の機械語モニターも、CP/M用BIOSも もともとは2シリアル対応となっています。
これはちょっと憧れる構成でした。幸い手元にKZ80-IOB(I/Oボード)のプリント基板も予備がありまして、シリアルLSI 8251×2つの構成にしたら同じように2シリアルにできるのではと思いつきました

割り込みコントローラの回路

もともといままでのKZ80-IOBやSBC8080 SUBルーズキットは割り込みをかけてくるのは8251のみだったため、複数の割り込みをコントロールしていませんでした。80系のCPUは割り込みがかかった際(#INT信号がきたら) データバスから命令を読み込む仕様となっています。割り込み時には周辺チップ側で、RSTxx命令やCall命令を発生させることで割り込みルーチンへジャンプする動きとなります。

ちなみにSBC8085、KZ80-CPUBはデータバスをプルアップしていまして、割り込みがかかったのち データバスに 16進数でいうとFFh、80系のインストラクションでいうと RST 7 (RST 38h)が発生したように挙動するようになっています。つまりシリアル割り込みがかかると 38h番地へのCallが発生して割り込み処理ルーチンが走りシリアル入力の文字をリングバッファへ保存する動きとなっています。
(SBC8080 CPUルーズキットだと8228の#INTAが+12Vにプルアップされていて同様の挙動をするようになっています。….と「古典電脳伝説」で読みました^^)>)

今回は8251×2つで2シリアル対応にしたいので、複数の8251の割り込み信号(シリアルだと「データが1バイト届いたよ」という信号)をうまいことデータバスに「命令」として乗せてあげるコントロール回路が必要となります。いろんな参考書にこの動作をする回路が出ていまして、それを参考に作ってみた回路図が以下のものです。
シリアルAからの割り込みの場合は RST 7(RST 38h)、シリアルBからの割り込みの場合はRST 6 (RST 30h)を発生させる回路です

74HC148はプライオリティエンコーダーというロジックICで、Lレベルとなった入力端子にあわせて3bitの出力を出してくれます。入力端子7番が一番プライオリティが高く、入力端子0番が一番低くなっていて、プライオリティの高い番号がバイナリ3bitで出力されます。また割り込み信号がどこかの入力端子に届いたときにEO端子がHレベルになりますので、CPUへのINT信号として使用します。
80系のCPUのRST命令を2進数でみると以下のようになっています。上位2bit、最下位3bitが 1 になっていて、真ん中の3bitが 0〜7に変化しています。この3bit分をデータバスへ出力してあげればRST命令になります。

ニーモニック命令コード(2進数)Callアドレス
RST 0 (RST 00h)1100011100h
RST 1 (RST 08h)1100111108h
RST 2 (RST 10h)1101011110h
RST 3 (RST 18h)1101111118h
RST 4 (RST 20h)1110011120h
RST 5 (RST 28h)1110111128h
RST 6 (RST 30h)1111011130h
RST 7 (RST 38h)1111111138h

74HC148プライオリティエンコーダーの出力は負論理(Lレベルが 1 )なので74HC04 NOTゲートで反転させます。それを74HC541 スリーステートバッファへ入れます。74HC541 スリーステートバッファの入力端子をすべてプルアップしているためプライオリティエンコーダーの出力がつながっていない端子は H つまり “1” となります。
ただ、いつでもデータバスにRST命令を流していると他のLSIの出力とぶつかるため、CPUからの#INTA(割り込み受付)をトリガーにしてRST命令を流すようにします。

ちなみに、KZ80-CPUBはSBC8085ルーズキットのように#INTA(割り込み受付)信号を出していませんでしたので、上記のように#M1(マシンサイクル1)信号と#IOREQ(I/O要求)信号のORをとって出力するように細工しました。Z80の場合は割り込みを受け付けるとその2つの信号線がLレベルになるのです。

試作してみた

上記の回路でユニバーサル基板を作成し、KZ80-IOB x2枚を使って試作してみました。KZ80-IOBの割り込み信号はパターンカットして、SBC8080バスとは別経路でユニバーサル基板へつなぐ作戦です。

CPUボードの方は、SBC8085ルーズキットはそのまま使えますが、KZ80-CPUBは#INTA(割り込み受付)信号をつくる必要がありますので、基板裏にSOPの74HC32をはりつけて配線してみました。

Grant’s機械語モニター、CP/Mの対応箇所

いままではハードウェア対応の話でしたが…..
2シリアル対応にするために、Grant’s機械語モニターとCP/Mに2シリアル対応を入れる必要があります。基本的には以前の移植手順のシリアル部分を2シリアル対応に戻すことになります。
8251×1(シリアルA)対応したルーチンをコピペしてシリアルB用ルーチンを作成します。(きっともっと良い書き方があるはずですが…..ちょっと今回は手抜き)

機械語モニターの対応箇所

  • 割り込みシリアル入力処理は 従来のアドレス38hからジャンプした先のルーチンはシリアルA用、アドレス30hからジャンプする先にはシリアルAの割り込み入力処理をCOPYしてシリアルB用にします。(データ保存バッファとしてリングバッファも2つ準備します)
  • INIT(初期化)処理でどちらかのシリアルからスペースバー入力されたらそちらを主シリアルと判断するルーチンを復活させます。ここで、primaryIOというワークエリアにシリアルAなら00h、シリアルBなら01hをセットします。
  • conin(シリアル入力)、conout(シリアル出力)、CKINCHAR(入力文字チェック)はprimaryIOに 00hが入っていたらシリアルAの処理、01hが入っていたらシリアルBの処理を実行するようにします。

CP/Mの対応箇所

CP/Mは従来同様 BIOSのシリアル入力部分を対応します。

  • 機械語モニター同様にserialInt(割り込み受信)、const(シリアル状況)、conin(シリアル入力)、conout(シリアル出力)の各ルーチンを2シリアル分用意します。
  • popAndRunルーチンで機械語モニターからのCP/M起動時にAレジスタで渡ってくるprimaryIOの情報(00h/01h)をもとにCP/MのIOByteを設定するルーチンを復活させます。
  • gocpmルーチンで 38hにシリアルA用割り込み処理のジャンプ命令をセットしていますので、それを真似て30hにシリアルB用割り込み処理へのジャンプ命令をセットします。

稼働確認

ハードウェアとソフトウェアの準備ができたら、稼働確認です。

Tweetをたどっていただけるとわかりますが、実はすんなりとは行かなくて(当初の回路図は考慮漏れだらけだったり….)ハマりましたが当初の予定どおり、機械語モニター起動時にシリアルAかBを選択(スペースバーを押したほうが使われます)後、CP/Mがどちらのシリアルポートでも稼働しました。

i8080/8085用に移植したGrant’s機械語モニターをさらに2シリアル対応したため、メモリーの予備エリアを食いつぶしてしまいました。もっと良いコードに今後修正していけたらと思っています。

KZ80-IOB REV1.1

KZ80-CPUB(CPUボード)や SBC8080 CPUルーズキットと組み合わせて動くI/O基板のREV1.1基板ができました。
githubで リリース1として固めました
https://github.com/kuninet/Z80_IOB/releases/tag/1

REV1.1基板の変更点

リリースノートにも書きましたが、以下のREV1基板の課題を修正しています。

  1. PPI(8255A)への入出力端子x2のポートA+C、ポートB+Cの組み合わせを修正しました。
    1. グループA : ポートA(PA7〜PA0)+ポートC(UPPER)(PC7〜PC4)
    2. グループB : ポートB(PB7〜PB0)+ポートC(LOWER)(PC3〜PC0)
  2. PPI(8255A)への入出力端子x2の物理配置間隔を修正、2×7ピンボックスヘッダを2つ並べて組み付け可能
  3. シリアル接続用L型 1×6ピンヘッダの端子説明シルク添付
  4. NOT回路用 トランジスタ(2SC1855)のランドパターン変更。
  5. ICのランドパターンと貫通ビアが接近部分修正。
  6. SBC8080バスの電源+5V、GNDの部分に電解コンデンサを装備。

部品実装例

部品実装例は以下になります。

KZ80-IOB REV1

以前ユニバーサルボードに試作した 8255A(PPI)搭載ボードに、端末(PC/Mac)接続用シリアル(i8251)を一緒に搭載したI/Oボードのプリント基板を起こしてみました。SBC8080バスに接続できるので、KZ80-CPUB/SBC8080 CPUルーズキット等と一緒に使います。

☆端末(PC/Mac)接続用シリアル(i8251)はI/OアドレスによってはSBC8080 SUBルーズキットの8251とバッティングします。

概要

  • SBC8080バスにつながる I/Oボードです。
    • パラレルI/O(8255A)と端末(PC/Mac)接続用シリアルI/O(8251)を搭載しています。
    • 自作のFM音源チップ搭載Arduinoシールドを乗せるためのピンソケットが配備できるようになっています。(他の方は使いみちが無いかも….)
    • 若干回路をみなおして REV1.1 リリース1.0にすると思います。(時期未定ですが…)

回路について

  • 回路図はこちらです。
    • 回路図、ガーバーデータ等はgithubで管理しています。ご覧ください。
  • パラレルI/O(8255A)、シリアルI/O(8251)、FM音源の各チップのアドレスデコードは74HC138で実施しています。128kメモリーボード(KZ80-1MSRAM)のバンク切り替え用I/Oアドレスを80h番地固定にしていることと、SBC8080 SUBルーズキットとの互換性を考えて以下の設定が推奨です。基板上のジャンパピンを各1つ短絡することで設定できます。
    • パラレルI/O(8255A) ・・・・・・ C0h
    • シリアルI/O(8251) ・・・・・・ 00h
    • FM音源 ・・・・・・ 40h

  • シリアルI/O(8251)のクロック用に水晶振動子 4.9152MHzを74HC4060で32分周して153.5kHzを作り出しています。
  • パラレルI/O(8255A)の入出力端子としてポートA+ポートCの4ポート、ポートB+ポートCの4ポートを14ピンヘッダに出しています。
    • REV1では8255AのグループA/Bの組み合わせと合っていません。次のリビジョン(REV1.1)では変更する予定です。

部品組付けについて

  • 部品表はこちらにあります。OpenOffice等の表計算ソフトで読み込める形式となっています。
  • それほど変わった部品はありませんが、トランジスタ2SC1855は1回路分のNOT回路を構成するために使用しています。同等品であれば大丈夫だと思います。トランジスタのパターンが狭くてハンダ付けがしずらいと思います。すいません。

使用例

Lチカ

  • パラレルI/O(8251A)を使用したLEDチカチカをさせた例は以下になります。

  • LEDは以下のように配線してください。8255AのBポートへ出力する例となります。
    • BポートへLレベルを出力したLEDが光ります。

  • 以下がSBC8080データパック付属の機械語モニタで出力する際のプログラム例です。8255AのI/OアドレスはC0hとしています。
8000
MVI A,80
OUT C3
MVI A,AA
OUT C1
RET
EXEC 8000

FM音源装着

  • FM音源(YM2151)ボードを装着した例です。

使用する場合の注意

  • PC/Macを使ったシリアル通信はSBC8080 SUBルーズキットやSBCシリーズと同様 TTLレベルのUSB-シリアルコンバータで接続してください。GNDの位置がシルク上わかりずらいと思いますが「232C」と書かれた側がGNDです。
  • SBC8080 SUBルーズキットといっしょに使用する場合は、端末用シリアルI/O(8251)のI/Oアドレスをズラすか どちらかの8251を外して下さい。

これで、Z80 CPUボード(KZ80-CPUB)、メモリーボード(KZ80-1MSRAM)、I/Oボード(KZ80-IOB)がそろって、3枚一組でマイ・コンピューターとして動作できるようになりました。
ひとまず、このセットを KZ80-I (ケーゼットハチジュー・ワン)と命名したいと思っています。^^)/